555 Timer IC는 학생과 애호가들 사이에서 일반적으로 사용되는 IC 중 하나입니다. 이 IC에는 ASTABLE MULTIVIBRATOR, MONOSTABLE MULTIVIBRATOR 및 BISTABLE MULTIVIBRATOR와 같은 진동기로 주로 사용되는 많은 응용 분야가 있습니다. 여기에서 5555 IC를 기반으로 한 일부 회로를 찾을 수 있습니다. 이 튜토리얼은 555 Timer IC의 다양한 측면을 다루고 자세한 작업을 설명합니다. 따라서 먼저 안정, 단 안정 및 쌍 안정 진동기가 무엇인지 이해하겠습니다.
안정적인 멀티 바이브레이터
이것은 출력에서 안정적인 레벨이 없음을 의미합니다. 따라서 출력은 높음과 낮음 사이에서 흔들릴 것입니다. 이 불안정한 출력 특성은 많은 응용 분야에서 클록 또는 구형파 출력으로 사용됩니다.
경제적 인 멀티 바이브레이터
이것은 하나의 안정된 상태와 하나의 불안정한 상태가 있음을 의미합니다. 안정된 상태는 사용자가 높거나 낮게 선택할 수 있습니다. 안정된 출력이 높게 선택되면 타이머는 항상 출력을 높게 설정하려고합니다. 따라서 인터럽트가 주어지면 타이머는 잠시 동안 로우 상태가되고 로우 상태가 불안정하기 때문에 그 시간이 지나면 하이 상태가됩니다. 안정 상태가 낮게 선택되면 인터럽트를 사용하면 출력이 잠시 동안 높아져 낮아집니다.
BISTABLE 멀티 바이브레이터
이것은 두 출력 상태가 모두 안정적임을 의미합니다. 중단 될 때마다 출력이 변경되고 그대로 유지됩니다. 예를 들어 출력은 이제 인터럽트로 인해 높음으로 간주되고 낮게 유지됩니다. 다음 번에 중단 될 때까지 높아집니다.
555 타이머 IC의 중요한 특성
NE555 IC는 8 핀 장치입니다. 타이머의 중요한 전기적 특성은 15V 이상으로 작동하지 않아야한다는 것입니다. 이는 소스 전압이 15v보다 높을 수 없음을 의미합니다. 둘째, 칩에서 100mA 이상을 끌어 올 수 없습니다. 이를 따르지 않으면 IC가 타서 손상됩니다.
작업 설명
타이머는 기본적으로 두 가지 기본 구성 요소로 구성되며 다음과 같습니다.
1. 비교기 (2 개) 또는 2 개의 연산 증폭기
2. SR 플립 플롭 1 개 (세트 리셋 플립 플롭)
위의 그림에서 볼 수 있듯이 타이머에는 두 가지 중요한 구성 요소, 즉 비교기와 플립 플롭 만 있습니다. 비교기 및 플립 플롭이 무엇인지 이해할 수 있습니다.
비교기: 비교기는 단순히 입력 단자 (반전 (-VE) 및 비 반전 (+ VE) 단자)의 전압을 비교하는 장치입니다. 따라서 입력 포트에서 양극 단자와 음극 단자의 차이에 따라 비교기의 출력이 결정됩니다.
예를 들어 양의 입력 단자 전압이 + 5V이고 음의 입력 단자 전압이 + 3V라고 가정합니다. 차이점은 5-3 = + 2v입니다. 차이가 양수이므로 비교기의 출력에서 양의 피크 전압을 얻습니다.
다른 예를 들어, 양극 단자 전압이 + 3V이고 음극 입력 단자 전압이 + 5V이면. 차이 입력 전압이 음수이므로 차이는 + 3- + 5 = -2V입니다. 비교기의 출력은 음의 피크 전압입니다.
예를 들어 위 그림과 같이 양극 입력 단자를 INPUT으로, 음극 입력 단자를 REFERENCE로 간주하십시오. 따라서 INPUT과 REFERNCE 사이의 전압 차이는 양수이며 비교기에서 양의 출력을 얻습니다. 차이가 음수이면 비교기 출력에서 음수 또는 접지가됩니다.
플립 플롭: 플립 플롭은 메모리 셀이며 1 비트의 데이터를 저장할 수 있습니다. 그림에서 우리는 SR 플립 플롭의 진리표를 볼 수 있습니다.
두 입력에 대한 플립 플롭에는 네 가지 상태가 있습니다. 그러나 우리는이 경우 플립 플롭의 두 가지 상태만을 이해하면됩니다.
에스 | 아르 자형 | 큐 | Q '(Q 바) |
0 | 1 | 0 | 1 |
1 | 0 | 1 | 0 |
이제 표에 표시된 것처럼 입력 설정 및 재설정에 대해 각각의 출력을 얻습니다. 세트 핀에 펄스가 있고 리셋시 로우 레벨이 있으면 플립 플롭은 값 1을 저장하고 Q 터미널에 하이 로직을 넣습니다. 이 상태는 설정 핀이 낮은 로직을 갖는 동안 리셋 핀이 펄스를 얻을 때까지 계속됩니다. 이것은 플립 플롭을 리셋하여 출력 Q가 로우가되고이 상태는 플립 플롭이 다시 설정 될 때까지 계속됩니다.
이런 식으로 플립 플롭은 1 비트의 데이터를 저장합니다. 여기서 또 다른 것은 Q와 Q 막대는 항상 반대입니다.
타이머에서는 비교기와 플립 플롭이 함께 제공됩니다.
블록 다이어그램과 같이 타이머 내부의 저항 네트워크에 의해 형성된 전압 분배기 때문에 타이머에 9V가 공급되는 것을 고려하십시오. 비교기 핀에 전압이 있습니다. 따라서 전압 분배기 네트워크로 인해 비교기 1의 음극 단자에 + 6V가 있습니다. 그리고 두 번째 비교기의 양극 단자에서 + 3V.
다른 하나는 비교기 하나의 출력이 플립 플롭의 리셋 핀에 연결되어 있으므로 비교기 하나의 출력이 로우에서 하이로 전환 된 다음 플립 플롭이 리셋됩니다. 반면에 두 번째 비교기 출력은 플립 플롭의 설정 핀에 연결되어 있으므로 두 번째 비교기 출력이 로우에서 하이가되면 플립 플롭이 ONE을 설정하고 저장합니다.
이제주의 깊게 관찰하면 트리거 핀에서 + 3V 미만의 전압 (두 번째 비교기의 음의 입력)에 대해 비교기의 출력이 앞에서 설명한 것처럼 높음에서 낮아집니다. 이 펄스는 플립 플롭을 설정하고 값 1을 저장합니다.
이제 임계 값 핀 (비교기 1의 포지티브 입력)에 + 6V보다 높은 전압을 적용하면 비교기의 출력이 로우에서 하이로 바뀝니다. 이 펄스는 플립 플롭을 리셋하고 플립 플립은 0을 저장합니다.
플립 플롭을 리셋하는 동안 또 다른 일이 발생합니다. 리셋 할 때 Q1이 켜지면서 방전 핀이 접지에 연결됩니다. Qbar가 리셋시 높고 Q1베이스에 연결되어 있기 때문에 Q1 트랜지스터가 켜집니다.
불안정한 구성에서는 여기에 연결된 커패시터가이 시간 동안 방전되므로이 시간 동안 타이머의 출력이 낮아집니다. 불안정한 구성에서 커패시터가 충전되는 시간은 트리거 핀 전압이 + 3V 미만이므로 플립 플롭이됩니다. 하나를 저장하면 출력이 높아집니다.
그림과 같이 불안정한 구성에서
출력 신호 주파수는 RA, RB 저항 및 커패시터 C에 따라 달라집니다. 방정식은 다음과 같이 제공됩니다.
빈도 (F) = 1 / (기간) = 1.44 / ((RA + RB * 2) * C).
여기서 RA, RB는 저항 값이고 C는 커패시턴스 값입니다. 위의 방정식에 저항 및 커패시턴스 값을 입력하여 출력 구형파의 주파수를 얻습니다.
하이 레벨 로직 시간은 TH = 0.693 * (RA + RB) * C로 지정됩니다.
로우 레벨 로직 시간은 TL = 0.693 * RB * C로 지정됩니다.
출력 구형파의 듀티 비는 듀티 사이클 = (RA + RB) / (RA + 2 * RB)로 주어집니다.
555 타이머 핀 다이어그램 및 설명
이제 그림과 같이 555 타이머 IC에 8 개의 핀이 있습니다.
1. 접지.
2. 트리거.
3. 출력.
4.Reset.
5. 제어
6. 임계 값.
7. 방전
8.Power 또는 Vcc
핀 1. 접지: 이 핀에는 특별한 기능이 없습니다. 평소와 같이 접지에 연결되어 있습니다. 타이머가 작동하려면이 핀을 접지에 연결해야합니다.
핀 8. 전원 또는 VCC: 이 핀에는 특수 기능도 없습니다. 양의 전압에 연결됩니다. 타이머가 작동하려면이 핀을 + 3.6v ~ + 15v 범위의 양의 전압에 연결해야합니다.
핀 4. 리셋: 앞에서 설명한 것처럼 타이머 칩에 플립 플롭이 있습니다. 플립 플롭의 출력은 pin3의 칩 출력을 직접 제어합니다.
리셋 핀은 플립 플롭의 MR (Master Reset)에 직접 연결됩니다. 관찰에서 우리는 플립 플롭의 MR에서 작은 원을 관찰 할 수 있습니다. 이 거품은 MR (마스터 재설정) 핀이 활성 LOW 트리거임을 나타냅니다. 즉, 플립 플롭이 MR 핀 전압을 재설정하려면 HIGH에서 LOW로 이동해야합니다. 이 스텝 다운 로직에서는 플립 플롭이 LOW로 거의 내려 가지 않습니다. 따라서 출력은 핀에 관계없이 LOW가됩니다.
이 핀은 플립 플롭이 하드 리셋을 중지하도록 VCC에 연결됩니다.
핀 3. OUTPUT: 이 핀에는 특별한 기능도 없습니다. 이 핀은 트랜지스터에 의해 형성된 PUSH-PULL 구성에서 가져옵니다.
푸시 풀 구성은 그림에 나와 있습니다. 두 트랜지스터의베이스는 플립 플롭 출력에 연결됩니다. 따라서 로직 하이가 플립 플롭의 출력에 나타나면 NPN 트랜지스터가 켜지고 + V1이 출력에 나타납니다. 플립 플롭의 출력에 나타난 로직이 LOW이면 PNP 트랜지스터가 켜지고 출력이 접지로 풀다운되거나 -V1이 출력에 나타납니다.
따라서 푸시 풀 구성이 플립 플롭의 제어 로직에 의해 출력에서 구형파를 얻는 데 사용되는 방법입니다. 이 구성의 주요 목적은 플립 플롭에서 부하를 되 돌리는 것입니다. 플립 플롭은 분명히 출력에서 100mA를 전달할 수 없습니다.
지금까지 어떤 조건에서도 출력 상태를 변경하지 않는 핀에 대해 논의했습니다. 나머지 4 개의 핀은 타이머 칩의 출력 상태를 결정하기 때문에 특별합니다. 이제 각각에 대해 설명하겠습니다.
핀 5. 제어 핀 : 제어 핀은 비교기 1의 음극 입력 핀에서 연결됩니다.
VCC와 GROUND 사이의 전압이 9v 인 경우를 고려하십시오. 8 페이지의 그림 3에서 볼 수있는 칩의 전압 분배기 때문에 제어 핀의 전압은 VCC * 2 / 3 (VCC = 9 인 경우 핀 전압 = 9 * 2 / 3 = 6V)이됩니다.
사용자가 첫 번째 비교기를 직접 제어 할 수 있도록하는이 핀의 기능입니다. 위의 그림에서 볼 수 있듯이 비교기 1의 출력은 플립 플롭의 리셋으로 공급됩니다. 이 핀에서 우리는 + 8v에 연결하면 다른 전압을 넣을 수 있습니다. 이제 THRESHOLD 핀 전압이 + 8V에 도달해야 플립 플롭을 재설정하고 출력을 아래로 끌 수 있습니다.
정상적인 경우 커패시터가 최대 2 / 3VCC (9V 공급의 경우 + 6V)까지 충전되면 V-out이 낮아집니다. 이제 우리는 제어 핀에 다른 전압을 입력했기 때문에 (비교기 하나는 네거티브 또는 리셋 비교기).
커패시터는 전압이 제어 핀 전압에 도달 할 때까지 충전해야합니다. 이 강제 커패시터 충전으로 인해 신호의 켜짐 시간과 꺼짐 시간이 변경됩니다. 따라서 출력은 찢겨진 배급량을 다르게 설정합니다.
일반적으로이 핀은 커패시터로 풀다운됩니다. 작업시 원하지 않는 소음 간섭을 방지합니다.
핀 2. TRIGGER: 트리거 핀이 비교기 2의 네거티브 입력에서 드래그됩니다. 비교기 2 출력은 플립 플롭의 SET 핀에 연결됩니다. 비교기 2 출력이 높으면 타이머 출력에서 고전압이 발생합니다. 따라서 트리거 핀이 타이머 출력을 제어한다고 말할 수 있습니다.
이제 여기서 관찰해야 할 것은 트리거 핀의 낮은 전압이 두 번째 비교기의 반전 입력에 있기 때문에 출력 전압을 높게 강요한다는 것입니다. 트리거 핀의 전압은 VCC * 1 / 3 아래로 내려 가야합니다 (VCC 9v 가정, VCC * (1/3) = 9 * (1/3) = 3V). 따라서 트리거 핀의 전압은 타이머 출력이 높아지려면 3V (9v 공급의 경우) 아래로 내려 가야합니다.
이 핀이 접지에 연결되면 출력이 항상 높을 것입니다.
핀 6. THRESHOLD: 임계 값 핀 전압은 타이머에서 플립 플롭을 재설정 할시기를 결정합니다. 임계 값 핀은 comparator1의 양의 입력에서 가져옵니다.
여기서 THRESOLD 핀과 CONTROL 핀 사이의 전압 차이가 비교기 2 출력을 결정하므로 리셋 로직이 결정됩니다. 전압 차이가 양수이면 플립 플롭이 재설정되고 출력이 낮아집니다. 차이가 음수이면 SET 핀의 로직이 출력을 결정합니다.
제어 핀이 열려있는 경우. 그런 다음 VCC * (2/3) (즉, 9V 전원의 경우 6V) 이상의 전압이 플립 플롭을 재설정합니다. 따라서 출력이 낮아집니다.
따라서 THRESHOLD 핀 전압이 제어 핀이 열려있을 때 출력이 낮아야하는시기를 결정한다는 결론을 내릴 수 있습니다.
핀 7. DISCHARGE: 이 핀은 트랜지스터의 오픈 콜렉터에서 가져옵니다. 트랜지스터 (방전 핀이 잡힌 Q1)는베이스가 Qbar에 연결 되었기 때문에. 출력이 낮아 지거나 플립 플롭이 재설정 될 때마다 방전 핀이 접지로 당겨집니다. Q가 낮을 때 Qbar가 높기 때문에 트랜지스터의베이스에 전원이 공급됨에 따라 트랜지스터 Q1이 켜집니다.
이 핀은 일반적으로 ASTABLE 구성에서 커패시터를 방전하므로 이름은 DISCHARGE입니다.