- 연산 증폭기 적분기 회로의 구성 및 작동
- 연산 증폭기 적분기 회로의 출력 전압 계산
- 구형파 입력에 대한 연산 증폭기 적분기 동작
- 사인파 입력에 대한 연산 증폭기 적분기 동작
- 삼각파 입력에 대한 연산 증폭기 적분기 동작
- 연산 증폭기 통합 기의 응용
연산 증폭기 또는 연산 증폭기 는 아날로그 전자 장치의 중추이며 Summing Amplifier, 차동 증폭기, 계측 증폭기, Op-Amp 와 같은 많은 응용 분야 중에서 아날로그 관련 응용 분야에서 매우 유용한 회로 인 적분기로도 사용할 수 있습니다.
간단한 Op-Amp 애플리케이션에서 출력은 입력 진폭에 비례합니다. 그러나 연산 증폭기가 적분기로 구성 되면 입력 신호의 지속 시간도 고려됩니다. 따라서 연산 증폭기 기반 적분기는 시간과 관련하여 수학적 통합을 수행 할 수 있습니다. 적분기는 입력 전압의 적분에 비례 연산 증폭기 전체에서 출력 전압을 생성한다; 따라서 출력은 일정 기간 동안 입력 전압에 따라 달라집니다.
연산 증폭기 적분기 회로의 구성 및 작동
연산 증폭기는 전자 제품에서 매우 널리 사용되는 구성 요소이며 많은 유용한 증폭기 회로를 구축하는 데 사용됩니다.
연산 증폭기를 사용 하는 간단한 적분기 회로를 구성하려면 두 개의 수동 구성 요소와 하나의 능동 구성 요소가 필요합니다. 두 개의 수동 부품은 저항과 커패시터입니다. 저항기와 커패시터는 활성 구성 요소 Op-Amp에 걸쳐 1 차 저역 통과 필터를 형성합니다. 적분기 회로는 연산 증폭기 미분기 회로와 정확히 반대입니다.
간단한 연산 증폭기 구성은 피드백 경로를 생성하는 두 개의 저항으로 구성됩니다. 적분기 증폭기의 경우 피드백 저항은 커패시터로 변경됩니다.
위의 이미지에서 기본 적분기 회로 는 세 가지 간단한 구성 요소로 표시됩니다. 저항 R1과 커패시터 C1은 증폭기를 통해 연결됩니다. 증폭기가 반전 구성에 있습니다.
연산 증폭기 이득은 무한이므로 증폭기의 반전 입력은 가상 접지입니다. R1에 전압이 가해지면 커패시터의 저항이 매우 낮기 때문에 전류가 저항을 통해 흐르기 시작합니다. 커패시터는 피드백 위치에 연결되고 커패시터의 저항은 중요하지 않습니다.
이 상황에서 증폭기 이득 비율을 계산하면 결과는 1보다 작습니다. 이는 이득 비율 X C / R 1 이 너무 작기 때문입니다. 실제로 커패시터는 플레이트 사이의 저항이 매우 낮으며 R1 값이 유지되는 것이 무엇이든 X C / R 1 의 출력 결과는 매우 낮습니다.
커패시터는 입력 전압에 의해 충전되기 시작하고 동일한 비율로 커패시터 임피던스도 증가하기 시작합니다. 충전 속도는 RC-R1 및 C1의 시간 상수에 의해 결정됩니다. 연산 증폭기 가상 접지가 이제 방해를 받고 네거티브 피드백이 연산 증폭기에 출력 전압을 생성하여 입력 전체에 가상 접지 상태를 유지합니다.
연산 증폭기는 커패시터가 완전히 충전 될 때까지 램프 출력을 생성합니다. 커패시터 충전 전류는 가상 접지와 음극 출력 간의 전위차의 영향으로 감소합니다.
연산 증폭기 적분기 회로의 출력 전압 계산
위에서 설명한 완전한 메커니즘은 수학적 형성을 사용하여 설명 할 수 있습니다.위의 이미지를 보겠습니다. iR1은 저항을 통해 흐르는 전류입니다. G는 가상의 땅입니다. Ic1은 커패시터를 통해 흐르는 전류입니다.
Kirchhoff의 현재 법칙이 가상 접지 인 접합 G에 적용되는 경우 iR1은 반전 단자 (Op-amp 핀 2)에 입력되는 전류와 커패시터 C1을 통과하는 전류의 합이됩니다.
iR 1 = i 반전 단자 + iC 1
연산 증폭기는 이상적인 연산 증폭기이고 G 노드는 가상 접지이므로 연산 증폭기의 반전 단자를 통해 전류가 흐르지 않습니다. 따라서 나는 반전 터미널 = 0
iR 1 = iC 1
커패시터 C1은 전압-전류 관계를 갖는다. 공식은 –
나는 C = C (dV C / dt)
이제이 공식을 실제 시나리오에 적용 해 보겠습니다. 그만큼
이전에 표시된 기본 적분기 회로에는 단점이 있습니다. 커패시터는 DC를 차단하고 이로 인해 Op-Amp 회로의 DC 이득이 무한대가됩니다. 따라서 연산 증폭기 입력의 모든 DC 전압은 연산 증폭기 출력을 포화시킵니다. 이 문제를 극복하기 위해 커패시터와 병렬로 저항을 추가 할 수 있습니다. 저항은 회로의 DC 이득을 제한합니다.
Integrator 구성의 Op-Amp는 다른 유형의 변경 입력 신호에서 다른 출력을 제공합니다. 적분기 증폭기의 출력 동작은 사인파 입력, 구형파 입력 또는 삼각파 입력의 경우에 따라 다릅니다.
구형파 입력에 대한 연산 증폭기 적분기 동작
사각 파가 적분기 증폭기의 입력으로 제공되는 경우 생성 된 출력은 삼각파 또는 톱니파입니다. 이러한 경우 회로를 램프 생성기 라고합니다 . 구형파에서 전압 레벨은 Low에서 High로 또는 High에서 Low로 변경되어 커패시터가 충전 또는 방전됩니다.
구형파의 양의 피크 동안 전류가 저항을 통해 흐르기 시작하고 다음 단계에서 전류가 커패시터를 통해 흐릅니다. 연산 증폭기를 통한 전류 흐름이 0이기 때문에 커패시터가 충전됩니다. 반대 현상은 사각 파 입력의 음의 피크 동안 발생합니다. 고주파의 경우 커패시터는 완전히 충전되는 데 아주 적은 시간이 걸립니다.
충 방전 률은 저항 - 커패시터의 조합에 의존한다. 완벽한 통합을 위해서는 입력 구형파의 주파수 또는 주기적 시간이 회로 시정 수보다 작아야합니다. 즉, T는 CR보다 작거나 같아야합니다 (T <= CR).
구형파 생성기 회로를 사용하여 구형파를 생성 할 수 있습니다.
사인파 입력에 대한 연산 증폭기 적분기 동작
연산 증폭기 기반 적분기 회로의 입력이 사인파 인 경우 적분기 구성의 연산 증폭기는 출력에서 90도 위상차 사인파를 생성합니다. 이것을 코사인 파 라고합니다. 이 상황에서 입력이 사인 파일 때 적분기 회로는 액티브 로우 패스 필터 역할을합니다.
앞서 논의했듯이 저주파 또는 DC에서 커패시터는 차단 전류를 생성하여 결국 피드백을 줄이고 출력 전압이 포화됩니다. 이 경우 저항은 커패시터와 병렬로 연결됩니다. 이 추가 저항은 피드백 경로를 제공합니다.
위 이미지에서 추가 저항 R2는 커패시터 C1과 병렬로 연결됩니다. 출력 사인파는 90도 위상차입니다.
회로의 코너 주파수는
Fc = 1 / 2πCR2
그리고 전체 DC 이득은 다음을 사용하여 계산할 수 있습니다.
이득 = -R2 / R1
사인파 생성기 회로를 사용하여 적분기 입력을위한 사인파를 생성 할 수 있습니다.
삼각파 입력에 대한 연산 증폭기 적분기 동작
삼각파 입력에서 연산 증폭기는 다시 정현파를 생성합니다. 증폭기가 저역 통과 필터 역할을하므로 고주파 고조파가 크게 감소합니다. 출력 사인파는 저주파 고조파로만 구성되며 출력은 낮은 진폭입니다.
연산 증폭기 통합 기의 응용
- Integrator는 계측의 중요한 부분이며 램프 생성에 사용됩니다.
- 함수 발생기에서 적분기 회로는 삼각파를 생성하는 데 사용됩니다.
- 적분기는 다른 종류의 전하 증폭기와 같은 파형 형성 회로에 사용됩니다.
- 아날로그 회로를 사용하여 통합이 필요한 아날로그 컴퓨터에서 사용됩니다.
- 적분기 회로는 또한 아날로그-디지털 변환기에 널리 사용됩니다.
- 다른 센서도 적분기를 사용하여 유용한 출력을 재현합니다.