연산 증폭기의 약자 인 연산 증폭기 는 아날로그 전자 장치의 중추입니다. 연산 증폭기는 저항 피드백을 사용하여 차동 입력에서 전압을 증폭하는 DC 결합 전자 부품입니다. Op-Amp는 다양한 방식으로 구성 할 수 있고 다양한 측면에서 사용할 수 있기 때문에 다용도로 인기가 있습니다. 연산 증폭기 회로는 대역폭, 입력 및 출력 임피던스, 이득 마진 등과 같은 몇 가지 변수로 구성됩니다. 연산 증폭기의 다른 클래스는 해당 변수에 따라 사양이 다릅니다. 다양한 IC (집적 회로) 패키지에서 사용할 수있는 연산 증폭기가 많이 있으며, 일부 연산 증폭기에는 단일 패키지에 두 개 이상의 연산 증폭기가 있습니다. LM358, LM741, LM386은 일반적으로 사용되는 일부 연산 증폭기 IC입니다. 연산 증폭기 회로 섹션을 따라 연산 증폭기에 대해 자세히 알아볼 수 있습니다.
연산 증폭기에는 전원 핀과 함께 두 개의 차동 입력 핀과 출력 핀이 있습니다. 이 두 개의 차동 입력 핀은 반전 핀 또는 네거티브 및 비 반전 핀 또는 포지티브입니다. 연산 증폭기는이 두 입력 핀 간의 전압 차이를 증폭하고 Vout 또는 출력 핀에 증폭 된 출력을 제공합니다.
입력 유형에 따라 연산 증폭기는 반전 또는 비 반전으로 분류 될 수 있습니다. 이 튜토리얼에서는 비 반전 구성에서 op-amp를 사용하는 방법을 배웁니다.
비 반전 구성에서 입력 신호는 연산 증폭기 의 비 반전 입력 단자 (양극 단자)에 적용됩니다. 이로 인해 증폭 된 출력 은 입력 신호와 " 동 위상 "이됩니다.
앞서 논의했듯이 Op-amp는 입력 신호를 증폭하기 위해 피드백이 필요합니다. 이는 일반적으로 전압 분배기 네트워크를 사용하여 출력 전압의 작은 부분을 반전 핀 (비 반전 구성의 경우) 또는 비 반전 핀 (반전 핀의 경우)에 다시 적용함으로써 달성됩니다.
비 반전 연산 증폭기 구성
상단 이미지 에는 비 반전 구성 의 연산 증폭기가 표시 됩니다. 연산 증폭기를 사용하여 증폭해야하는 신호는 연산 증폭기 회로의 포지티브 또는 비 반전 핀으로 공급되는 반면, 두 개의 저항 R1 및 R2를 사용하는 전압 분배기 는 출력의 작은 부분을 반전에 제공합니다. 연산 증폭기 회로의 핀. 이 두 저항은 연산 증폭기에 필요한 피드백을 제공합니다. 이상적인 조건에서 연산 증폭기의 입력 핀은 높은 입력 임피던스를 제공하고 출력 핀은 낮은 출력 임피던스에있게됩니다.
증폭은 전압 분배기 구성으로 연결된 두 피드백 저항 (R1 및 R2) 에 따라 달라집니다. R2 는 Rf (피드백 저항) 라고합니다.
증폭기의 비 반전 핀에 공급되는 전압 분배기 출력은 Vin과 동일합니다. Vin과 전압 분배기의 접합 지점이 동일한 접지 노드에 위치하기 때문입니다.
이로 인해 Vout이 피드백 네트워크에 의존하므로 다음과 같이 폐쇄 루프 전압 이득 을 계산할 수 있습니다.
비 반전 연산 증폭기의 이득
전압 분배기 출력 전압은 입력 전압과 동일하므로 분배기 Vout = Vin
따라서 Vin / Vout = R1 / (R1 + Rf) 또는 Vout / Vin = (R1 + Rf) / R1
증폭기 (Av) 의 총 전압 이득 은 Vout / Vin입니다.
따라서 Av = Vout / Vin = (R1 + Rf) / R1
이 공식을 사용하여 비 반전 연산 증폭기의 폐쇄 루프 전압 이득은 다음과 같다고 결론을 내릴 수 있습니다.
Av = Vout / Vin = 1 + (Rf / R1)
따라서이 요소에 의해 연산 증폭기 이득은 단위 이득 또는 1 보다 낮을 수 없습니다. 또한 이득은 양수 이며 음의 형태가 될 수 없습니다. 이득은 Rf와 R1의 비율에 직접적으로 의존합니다.
우리는 피드백 저항 또는 값을 넣으면 지금, 흥미로운 점은, (RF)를 같이 0, 이득이 될 것입니다 1 또는 연합. 그리고 R1 이 0 이되면 이득은 무한대가 됩니다. 그러나 이론적으로 만 가능합니다. 실제로는 연산 증폭기 동작과 개방 루프 이득에 크게 의존합니다.
연산 증폭기는 합산 증폭기로 두 개의 추가 전압 입력 전압을 사용할 수도 있습니다.
비 반전 증폭기의 실제 예
입력 전압을 비교하여 출력에서 3 배의 전압 이득 을 생성 하는 비 반전 연산 증폭기 회로 를 설계합니다.
연산 증폭기에서 2V 입력을 만들 것 입니다. 3x 이득 기능을 사용하여 비 반전 구성에서 연산 증폭기를 구성 합니다. R1 저항 값을 1.2k 로 선택하고 Rf 또는 R2 저항 값을 찾아 증폭 후 출력 전압을 계산합니다.
이득은 저항에 따라 다르며 공식은 Av = 1 + (Rf / R1)입니다.
우리의 경우 이득은 3 이고 R1 의 값 은 1 입니다. 2k. 따라서 Rf의 값은 다음과 같습니다.
3 = 1 + (Rf / 1.2k) 3 = 1 + (1.2k + Rf / 1.2k) 3.6k = 1.2k + Rf 3.6k-1.2k = Rf Rf = 2.4k
증폭 후 출력 전압은
Av = Vout / Vin 3 = Vout / 2V Vout = 6V
예제 회로는 위 이미지에 나와 있습니다. R2 는 피드백 저항이고 증폭 된 출력은 입력의 3 배 입니다.
전압 팔로워 또는 단일 이득 증폭기
우리가 할 경우, 앞서 설명한 바와 같이 의 Rf 또는 R2를 으로 0 에 더 저항이 없음을 의미하는 것이, R2, 및 저항기 R1은 무한대 같다 다음 증폭기의 게인은 1 또는은 단위 이득 (unity gain)을 달성한다. R2에 저항이 없기 때문에 출력은 op-amp 의 음 또는 반전 입력으로 단락됩니다. 이득이기 때문에 1 또는 유니티,이 구성으로 불린다 단일 이득 증폭기 구성 또는 전압 팔로워 또는 버퍼.
연산 증폭기 의 양의 입력에 입력 신호를 놓고 출력 신호가 1x 게인 의 입력 신호와 위상 이 같으면 증폭기 출력에서 동일한 신호를 얻습니다. 따라서 출력 전압은 입력 전압과 동일합니다. 전압 출력 = 전압 입력.
따라서 입력 전압을 따르고 출력에서 동일한 복제 신호를 생성합니다. 이것이 전압 팔로워 회로 라고 불리는 이유 입니다.
입력 임피던스 의 연산 증폭기는 때 매우 높은 전압 팔로워 또는 유니티 게인 구성이 사용된다. 때로는 입력 임피던스가 1Megohm 보다 훨씬 높습니다. 따라서 높은 입력 임피던스로 인해 입력에 약한 신호를 적용 할 수 있으며 신호 소스에서 증폭기로 입력 핀에 전류가 흐르지 않습니다. 반면에 출력 임피던스는 매우 낮으며 출력에서 동일한 신호 입력을 생성합니다.
위의 이미지 전압 팔로워 구성이 표시됩니다. 출력은 연산 증폭기의 음극 단자에 직접 연결됩니다. 이 구성의 이득은 1x 입니다.
아시다시피
이득 (Av) = Vout / Vin So, 1 = Vout / Vin Vin = Vout.
입력 임피던스 가 높기 때문에 입력 전류가 0 이므로 입력 전력도 0 입니다. 전압 팔로워는 출력 전반에 걸쳐 큰 전력 이득을 제공합니다. 이 동작으로 인해 전압 팔로워가 버퍼 회로 로 사용되었습니다.
또한 버퍼 구성은 우수한 신호 절연 계수를 제공합니다. 이 기능으로 인해 전압 팔로워 회로는 전압 팔로워 연산 증폭기 구성을 사용하여 필터 단계가 서로 격리되는 Sallen-key 유형 활성 필터 에 사용됩니다.
74LS125, 74LS244 등과 같은 디지털 버퍼 회로도 사용할 수 있습니다.
비 반전 증폭기 의 이득을 제어 할 수 있으므로 여러 저항 값을 선택하고 가변 이득 범위를 가진 비 반전 증폭기를 생성 할 수 있습니다.
비 반전 증폭기는 오디오 전자 분야뿐만 아니라 스코프, 믹서 및 아날로그 전자 장치를 사용하여 디지털 로직이 필요한 다양한 장소에서 사용됩니다.