전자 분야에서 디지털이라는 용어는 두 가지 상태의 형태로 데이터 생성, 처리 또는 저장을 나타냅니다. 두 상태는 HIGH 또는 LOW, 양수 또는 비 양수, 설정 또는 재설정으로 표시 될 수 있으며 이는 궁극적으로 이진입니다. 높음은 1이고 낮음은 0이므로 디지털 기술은 일련의 0과 1로 표현됩니다. 예를 들어 011010은 각 용어가 개별 상태를 나타냅니다. 따라서, 하드웨어에 걸림이 과정이라 총칭 래치 또는 플립 플롭, 멀티플렉서, 디멀티플렉서, 인코더, 디코더 등과 같은 특정 성분을 사용하여 수행되는 순차 논리 회로.
그래서 우리는 래치라고도 불리는 플립 플롭 에 대해 논의 할 것 입니다. 래치는 또한 두 개의 안정 상태로 쌍 안정 멀티 바이브레이터로 이해 될 수 있습니다. 일반적으로 이러한 래치 회로는 액티브 하이 또는 액티브 로우 일 수 있으며 각각 HIGH 또는 LOW 신호에 의해 트리거 될 수 있습니다.
일반적인 유형의 플립 플롭은 다음과 같습니다.
- RS 플립 플롭 (RESET-SET)
- D 플립 플롭 (데이터)
- JK 플립 플롭 (Jack-Kilby)
- T 플립 플롭 (토글)
위의 유형 중에서 JK 및 D 플립 플롭 만 통합 IC 형태로 제공되며 대부분의 애플리케이션에서도 널리 사용됩니다. 이 기사에서는 JK Flip Flop에 대해 설명 합니다.
JK 플립 플롭:
JK 플립 플롭이라는 이름은 텍사스 인스트루먼트의 발명가 인 Jack Kilby의 이름입니다. 다용도로 인해 IC 패키지로 제공됩니다. JK 플립 플롭의 주요 응용 분야는 시프트 레지스터, 저장 레지스터, 카운터 및 제어 회로입니다. D 형 플립 플롭의 간단한 배선에도 불구하고 JK 플립 플롭은 토글 링 특성을 가지고 있습니다. 이것은 추가적인 이점이었습니다. 따라서 대부분 카운터 및 PWM 생성 등에 사용됩니다. 여기서는 JK 플립 플롭을 시연하기 위해 NAND 게이트 를 사용합니다.
클럭 신호가 LOW 일 때마다 입력은 출력 상태에 영향을주지 않습니다. 입력이 활성화 되려면 클럭이 높아야합니다. 따라서 JK 플립 플롭은 클록 신호가 제어 신호 인 제어 된 이중 안정 래치 입니다. 따라서 출력은 아래에서 설명하는 입력을 기반으로 두 개의 안정된 상태를 갖습니다.
JK 플립 플롭의 진실 표:
시계 |
입력 |
산출 |
|||
초기화 |
제이 |
케이 |
큐 |
큐' |
|
엑스 |
낮은 |
엑스 |
엑스 |
0 |
1 |
높은 |
높은 |
0 |
0 |
변경 없음 |
|
높은 |
높은 |
0 |
1 |
0 |
1 |
높은 |
높은 |
1 |
0 |
1 |
0 |
높은 |
높은 |
1 |
1 |
비녀장 |
|
낮은 |
높은 |
엑스 |
엑스 |
변경 없음 |
|
높은 |
높은 |
엑스 |
엑스 |
변경 없음 |
|
높은 |
높은 |
엑스 |
엑스 |
변경 없음 |
J (Jack) 및 K (Kilby)는 JK 플립 플롭의 입력 상태입니다. Q 및 Q '는 플립 플롭의 출력 상태를 나타냅니다. 표에 따르면 입력에 따라 출력이 상태를 변경합니다. 그러나 고려해야 할 중요한 것은 이러한 모든 것이 클럭 신호가있을 때만 발생할 수 있다는 것입니다. 이것은 보완 입력에 대한 SR 플립 플롭처럼 작동하며 장점은 토글 기능이 있다는 것입니다.
로직 게이트를 사용한 JK 플립 플롭 표현:
따라서 3 개의 입력과 2 개의 입력 NAND 게이트 진리표를 비교하고 JK 플립 플롭 진리표에 주어진 입력을 적용하여 출력을 분석 할 수 있습니다. 위의 어셈블리를 이전 상태 (Q ')가 0 인 것을 고려하여 2 단계 구조로 분석
경우 J = 1, K = 0, CLOCK = HIGH
출력: Q = 1, Q '= 0. 작동이 정확합니다.
초기화:
RESET 핀은 HIGH로 활성화되어야합니다. 모든 핀은 RESET 핀에서 LOW시 비활성화됩니다. 따라서이 핀은 항상 위로 당겨지고 필요할 때만 아래로 당겨질 수 있습니다.
IC 패키지:
큐 |
진정한 출력 |
큐' |
칭찬 출력 |
시계 |
클록 입력 |
제이 |
데이터 입력 1 |
케이 |
데이터 입력 2 |
초기화 |
직접 RESET (낮음 활성화) |
GND |
바닥 |
V CC |
전원 전압 |
사용 된 IC는 MC74HC73A (RESET가있는 듀얼 JK 형 플립 플롭)입니다. 내부에 2 개의 개별 JK 플립 플롭을 포함하는 14 핀 패키지입니다. 위는 핀 다이어그램과 해당 핀에 대한 설명입니다.
필요한 구성 요소:
- IC MC74HC73A (듀얼 JK 플립 플롭) – 1
- LM7805 – 1 아니요.
- 촉각 스위치 – 4No.
- 9V 배터리 – 1
- LED (녹색 – 1, 빨간색 – 1)
- 저항기 (1kὨ-4; 220kὨ -2)
- 브레드 보드
- 전선 연결
JK 플립 플롭 회로도 및 설명:
IC 전원 V DD의 범위는 0 ~ + 7V이며 데이터는 데이터 시트에서 확인할 수 있습니다. 아래 스냅 샷은 그것을 보여줍니다. 또한 출력에 LED를 사용했으며 소스는 공급 전압과 DC 출력 전압을 제어하기 위해 5V로 제한되었습니다.
우리는 LED 전압을 제한하기 위해 LM7805 레귤레이터를 사용했습니다.
JK 플립 플롭의 실제 데모 및 작업:
J (Data1), K (Data2), R (Reset), CLK (Clock) 버튼은 JK 플립 플롭의 입력입니다. 두 개의 LED Q 및 Q '는 플립 플롭의 출력 상태를 나타냅니다. 9V 배터리는 전압 조정기 LM7805의 입력 역할을합니다. 따라서 조정 된 5V 출력이 Vcc 및 IC에 대한 핀 공급으로 사용됩니다. 따라서 D의 다른 입력에 대해 해당 출력은 LED Q 및 Q '를 통해 볼 수 있습니다.
핀 J, K, CLK는 일반적으로 풀 다운되어 핀 R은 인상된다. 따라서 기본 입력 상태는 정상 작동 상태 인 R을 제외한 모든 핀에서 LOW가됩니다. 따라서 진리표에 따른 초기 상태는 위와 같습니다. Q = 1, Q '= 0. 사용되는 LED는 220Ohm 저항을 사용하여 전류가 제한됩니다.
참고: CLOCK이 HIGH에서 LOW 에지로 트리거되었으므로 두 입력 버튼을 모두 CLOCK 버튼을 놓을 때까지 누르고 있어야합니다.
아래에서는 IC MC74HC73A 와 함께 브레드 보드 회로를 사용하는 JK 플립 플롭 의 다양한 상태를 설명했습니다. 데모 비디오도 아래에 제공됩니다.
상태 1:
클럭 – HIGH; J – 0; K – 1; R – 1; Q – 0; Q '– 1
상태 1 입력의 경우 RED LED는 Q '가 HIGH임을 나타내고 GREEN LED는 Q가 LOW임을 나타냅니다. 작동은 진리표로 확인할 수 있습니다.
참고: R은 이미 당겨져 있으므로 버튼을 누르지 않아도됩니다.
상태 2: 클럭 – HIGH; J – 1; K – 0; R – 1; Q – 1; Q '– 0
상태 2 입력의 경우 녹색 LED는 Q가 HIGH임을 나타내고 RED LED는 Q '가 LOW임을 나타냅니다. 진리표로도 같은 사실을 확인할 수 있습니다.
상태 3: 클럭 – HIGH; J – 1; K – 1; R – 1; Q / Q '– 두 상태 간 전환
상태 3 입력의 경우 RED 및 GREEN LED는 토글 동작을 나타내는 각 클록 펄스 (HIGH에서 LOW 에지)에 대해 번갈아 켜집니다. 출력은 이전 상태에서 다른 상태로 전환되며이 프로세스는 각 클럭 펄스에 대해 계속됩니다.
J = K = 1 인 첫 번째 클록 펄스의 경우
J = K = 1 인 두 번째 클록 펄스의 경우
상태 4: 클럭 – LOW; J – 0; K – 0; R – 0; Q – 0; Q '– 1
참고: R은 이미 당겨져 있으므로 버튼을 눌러 0으로 만들어야합니다.
상태 4 출력은 입력 변경이이 상태에서 영향을 미치지 않음을 보여줍니다. 출력 RED LED는 Q '가 HIGH임을 나타내고 GREEN LED는 Q가 LOW임을 나타냅니다. 이 상태는 안정적이며 다음 클럭 및 입력이 RESET을 HIGH 펄스로 적용 할 때까지 유지됩니다.
상태 5: 나머지 상태는 출력이 이전 출력 상태와 유사한 변경 없음 상태입니다. 변경 사항은 출력 상태에 영향을주지 않으며 위의 진리표를 통해 확인할 수 있습니다.
전체 작업 및 모든 상태는 아래 비디오 에서도 시연 됩니다.